Periféria modul verifikációja UVM (Universal Verification Methodology) felhasználásával

Háttér:
Napjaink integrált áramköreiben, alkalmazási területtől függően, a különböző kommunikációs protokollok széles palettáját alkalmazzák pl. UART, SPI, I2C, CAN stb. A feladat célja, hogy a hallgató a választott interfész modul digitális verifikációja során megismerkedjen a funkcionális verifikáció lépéseivel, ahogy az az ipari környezetben is zajlik. A modul tetszőlegesen választható pl. már meglévő nyílt forráskódú implementációk közül, vagy a hallgató által leimplementálható a kommunikációs protokoll specifikációja alapján.
A hallgató feladatai:
• Megismerkedni a SytemVerilog vagy Specman-e verifikációs nyelvvel
• Megismerkedni a funkcionális verifikáció alapjaival
• Megismerkedni az UVM-el, ami jelenleg használatos verifikációs szabvány
• Részletesen megismerni egy tetszőlegesen választott digitális interfész modult
• Megtervezni és leimplementálni a verifikációs környezetet, amelynek a következő főbb lépései vannak:
o Verifikációs terv elkészítése
o A verifikációs eszközök, szimulátorok megismerése és beüzemelése
o A megtervezett környezet leimplementálása az UVM szabvány útmutatásának megfelelően
o Test szekvenciák és esetek létrehozása
o A verifikációs terv szimulációs lefedése, regressziós analízis
• Dokumentáció létrehozása a projekt lezárásaként
A témát a Veriest Hungary Kft. hirdette meg; a feladatok elvégzéséhez a cég biztosítja a szükséges fejlesztőeszközöket.
A feladatra egy BSc hallgató jelentkezését várjuk, a téma szakdolgozattá bővíthető.
Kapcsolat: Sági Péter (peters@veriests.com)
https://www.veriests.com/hungary